电工电子实验教学中心

FPGA?γ????


课程编号:2020253

    时: 64

    分: 2

系: 信息工程系

适用专业: 通信工程、电子信息工程专业

教材(名称、主编或译者、出版社、出版时间):

Xilinx FPGA开发实用教程》田耘等译,清华大学出版社,2008.

主要参考资料:

Verilog HDL数字设计与综合(第二版)》夏宇闻等译,电子工业出版社,2004.

一.课程的性质、目的及任务

本课程是通信工程专业的一门重要的专业课,必修课。利用硬件描述语言(VERILOG)进行可编程门阵列(FPGA)设计是电子电路设计方法上一次革命性的变化,通过对本课程的学习,掌握VERILOG的基本知识和利用VERILOG语言设计FPGA的基本方法,通过对多个电子系统实例的学习和设计,学生要能够独立进行中等难度数字系统的设计。

二.教学基本要求

(一)数字系统硬件设计概述

要求:

1. 了解利用VERILOG进行硬件系统设计与传统硬件设计的区别。

2. 掌握由顶向下设计的三个层次。

3. 掌握可编程逻辑器件的基本概念,了解它的设计流程和配置方式。

重点:

1. 可编程逻辑器件的基本概念。

2. 由顶向下设计的三个层次。

(二)使用VERILOG语言进行设计

要求:

1. 掌握VERILOG程序的基本结构。

2. 熟练掌握EDA工具软件Multisim

3. 能够使用Multisim验证前面各部分所用到的VERILOG程序。

(三)基本逻辑电路设计

要求:

1. 熟练掌握VERILOG语言描述基本逻辑器件(组合逻辑与时序逻辑)。

2. 掌握波形仿真、时序分析的方式方法。

3. 能够用其它语法描述同类逻辑器件。

三.教学内容

本课程开设前提为学生已经具备一定的verilog语言入门知识,以及熟悉Xilinx fpga 硬件资源,并进行过简单的实验,在课上由指导老师给出设计题目,要求学生查阅资料,拟定设计方案,进行硬件实现及验证,最后答辩并提交设计报告。课内实践项目表:

 

序号

项目名称

内容

要求

1

1位全加器原理图输入设计

1位全加器设计

熟练掌握Multisim中原理图输入法

2

同步复位、置位的D触发器设计

D触发器设计

要求用Verilog设计同步复位、置位的D触发器

3

含异步清0和同步时钟使能的4位加法计数器

4位加法计数器设计

要求用Verilog设计加法计数器,且采用异步清0和同步时钟使能

4

7段数码显示译码器设计

数码管显示设计

要求使用条件语句进行LED显示设计

5

可预置初值的数据源模块设计

数据源模块的设计

要求用Verilog设计可预置初值的数据源模块

6

PCM时隙控制模块设计

PCM时隙控制模块的设计

要求用Verilog设计PCM时隙控制模块

四.学时分配

周次

     

学时数

1

指导老师给出设计题目,要求学生查阅资料,给出设计方案。

32

2

学生在实验室进行仿真,验证自己的设计,答辩并提交设计报告。

32



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